Projects
CAD & SoC Design Laboratory
Projects
| DSM소자의 power network noise에 관한 연구: 타이밍 최적화 | |
|---|---|
| 연구기간 | 2010.04.01 - 2011.03.31 |
| 기관 | Hynix Semiconductor |
| DSM소자의 power network noise에 관한 연구: 타이밍 최적화 | |
|---|---|
| 연구기간 | 2010.04.01 - 2011.03.31 |
| 기관 | Hynix Semiconductor |
CAD & SoC Design Laboratory
Science Building II (308, 402), 77 Cheongam-Ro. Nam-Gu. Pohang. Gyeongbuk. Korea 37673