Projects
CAD & SoC Design Laboratory
Projects
| SOC 설계를 위한 IP의 타이밍 modeling 연구 | |
|---|---|
| 연구기간 | 2000.11.01 - 2001.10.31 |
| 기관 | Hynix Semiconductor |
| SOC 설계를 위한 IP의 타이밍 modeling 연구 | |
|---|---|
| 연구기간 | 2000.11.01 - 2001.10.31 |
| 기관 | Hynix Semiconductor |
CAD & SoC Design Laboratory
Science Building II (308, 402), 77 Cheongam-Ro. Nam-Gu. Pohang. Gyeongbuk. Korea 37673