Projects
CAD & SoC Design Laboratory
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| VERILOG로 설계한 RTL 시스템의 전력 소모 예측에 관한 연구 | |
|---|---|
| 연구기간 | 2001.03.01 - 2002.02.28 |
| 기관 | Samsung Electronics Co.,Ltd. |
| VERILOG로 설계한 RTL 시스템의 전력 소모 예측에 관한 연구 | |
|---|---|
| 연구기간 | 2001.03.01 - 2002.02.28 |
| 기관 | Samsung Electronics Co.,Ltd. |
CAD & SoC Design Laboratory
Science Building II (308, 402), 77 Cheongam-Ro. Nam-Gu. Pohang. Gyeongbuk. Korea 37673