Projects
CAD & SoC Design Laboratory
Projects
| Gate-Level Timing Verifier의 개발 (II) | |
|---|---|
| 연구기간 | 1990.07.29 - 1991.07.28 |
| 기관 | 한국전자통신연구원 |
| Gate-Level Timing Verifier의 개발 (II) | |
|---|---|
| 연구기간 | 1990.07.29 - 1991.07.28 |
| 기관 | 한국전자통신연구원 |
CAD & SoC Design Laboratory
Science Building II (308, 402), 77 Cheongam-Ro. Nam-Gu. Pohang. Gyeongbuk. Korea 37673