Power Estimation of the Clock Network at Register Transfer Level Author Jung Yun Choi and Young Hwan Kim Journal 한전자공학회 CAD 및 VLSI 설계연구회학술발표회논문집 Impact factor pp. 271-275 Year May. 2002 Category . 목록 이전글IR Drop 해석을 위한 회로 축소 기법의 성능 개선 18.12.27 다음글래치 동기 시스템을 위한 Advanced Black-Box 타이밍 모델 18.12.27